デジタル−アナログ変換器における動的回路エレメント選択のための装置および方法

专利摘要:
発明の少なくとも一つの実施形態によれば、装置は、第１、第２および第３の回路を含む。第１の回路は、入力データを受け取り、入力データに基づいてアサートされた複数の第１の信号を提供する。第２の回路は、複数の第１の信号を受け取り、複数の回路エレメントを選択するために使用される複数の第２の信号を提供する。第３の回路は、入力データの分数のデータ重みを使用して第２の回路に対する制御を生成し、第２の回路は、第３の回路からの制御に基づいて、複数の第２の信号に対して複数の第１の信号をマッピングする。
公开号:JP2011514106A
申请号:JP2010549932
申请日:2009-03-08
公开日:2011-04-28
发明作者:セオ、ドンウォン；ダバグ、ハイグ−タニエル；マクアリスター、ジーン・エイチ．
申请人:クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ；
IPC主号:H03M1-74

专利说明:

[0001] 本開示は、概ね電子回路、および詳細には回路エレメントを動的に選択するための技術に関する。]
背景

[0002] デジタル−アナログ変換器（ＤＡＣ）は、オーディオ、ビデオ、データ変換などのような様々なアプリケーションに対して広く使用される。ＤＡＣは、デジタル入力データを受け取り、アナログ出力信号を提供する。ＤＡＣのパフォーマンスは、全高調波歪（ＴＨＤ)、スプリアスフリーダイナミックレンジ（ＳＦＤＲ）、信号−ノイズ比（ＳＮＲ）などのような様々な動的仕様によって定量されてもよい。]
[0003] ＮビットＤＡＣは、Ｎの二進法で重み付けられた回路エレメントを用いて実行されるとしてもよく、回路エレメントは、電流源、キャパシタ、レジスタなどでもよい。２進法の重み付けで、最も小さな回路エレメントは1単位のサイズを持ち、次の最も小さな回路エレメントは、２単位のサイズを持ち、最大の回路エレメントは、２N-1単位のサイズを持つ。各サンプル期間に、Ｎの回路エレメントの０以上は、デジタル入力データ値に基づいて選択され、そのサンプル期間におけるアナログ出力値を生成するために使用されるとしてもよい。ＤＡＣのパフォーマンスは、Ｎの２進法で重み付けされた回路エレメントのサイズの精度に依存する。最大の回路エレメントのサイズは最も小さな回路エレメントのサイズの２N-1倍であるので、正確にこれらの回路エレメントをマッチさせることは難しいかもしれない。したがって、２進法で重み付けされたＤＡＣのパフォーマンスは、比較的貧弱かもしれない。]
[0004] また、ＮビットのＤＡＣは、等しいサイズの２N-1の回路エレメントを用いて実装されるとしてもよい。各サンプル期間において、ｘのデジタル入力データ値は、ｘの回路エレメントを選択し、そのサンプル周期におけるアナログ出力値を生成するとしてもよい。すべての回路エレメントは同じサイズであるため、これらの回路エレメントがマッチすることはより簡単かもしれない。それにもかかわらず、どれくらい緊密に２N-1の回路エレメントがマッチされるかには制限があるとしてもよい。したがって、いくつかのミスマッチは典型的にはこれらの回路エレメント間に存在する。ミスマッチがある状態においてパフォーマンスを改善するために、ミスマッチによるエラーが形成され帯域の外にプッシュされてもよいような方法で、回路エレメントは選択されてもよい。]
[0005] したがって、本開示は、回路エレメントミスマッチによる有害な効果を緩和するために、動的に回路エレメントを選択するための技術を提供する。]
概要

[0006] 本発明の例示的な実施形態は、動的に回路エレメントを選択するためのシステムおよび方法に導かれる。]
[0007] 実施形態によれば、装置は、第１、第２および第３の回路を含むとしてもよい。第１の回路は、入力データを受け取り、入力データに基づいてアサートされた複数の第１の信号を提供する。第２の回路は、複数の第１の信号を受け取り、複数の回路エレメントを選択するために使用される複数の第２の信号を提供する。第３の回路は、入力データの分数のデータ重みを使用する第２の回路に対する制御を生成し、第２の回路は、第３の回路からの制御に基づいて複数の第２の信号に対して複数の第１の信号をマッピングする。]
[0008] 他の実施形態によれば、集積回路は、第１、第２および第３の回路を含むとしてもよい。第１の回路は、入力データを受け取り、入力データに基づいてアサートされた複数の第１の信号を提供する。第２の回路は、複数の第１の信号を受け取り、複数の回路エレメントを選択するために使用される複数の第２の信号を提供する。第３の回路は、入力データの分数のデータ重みを使用して第２の回路に対する制御を生成し、第２の回路は、第３の回路からの制御に基づいて複数の第２の信号に対して複数の第１の信号をマッピングする。]
[0009] 他の実施形態によれば、方法は、入力データに基づいて複数の第１の信号のうちのゼロ以上をアサートすること、入力データの分数のデータ重みを使用して制御を生成すること、制御に基づいて複数の第２の信号に対して複数の第１の信号をマッピングすること、複数の第２の信号に基づいて複数の回路エレメントのうちのゼロ以上を選択することを含むとしてもよい。]
[0010] 他の実施形態によれば、装置は、入力データに基づいて複数の第１の信号のうちの少なくともゼロ以上をアサートするための手段と、入力データの分数のデータ重みを使用して制御を生成するための手段と、制御に基づいて複数の第２の信号に対して複数の第１の信号をマッピングするための手段と、複数の第２の信号に基づいて複数の回路エレメントのうちのゼロ以上を選択するための手段とを含むとしてもよい。]
[0011] 他の実施形態によれば、デジタル入力データからアナログ出力データに変換するためのデジタル−アナログ変換器は、等しいサイズの第１の複数の回路エレメントと、第１のサーモメータデコーダと、第１のダイナミックエレメントマッチング（ＤＥＭ）部を含むとしてもよい。等しいサイズの第１の複数の回路エレメントは、アナログ出力信号を生成するために使用される。第１のサーモメータデコーダは、デジタル入力データの少なくとも第１の部分を受け取り、複数の第１の信号を提供する。第１のＤＥＭ部は、複数の第１の信号を受け取り、第１の複数の回路エレメントを選択するために使用される複数の第２の信号を提供する。第１のＤＥＭ部は、デジタル入力データの少なくとも第１の部分の分数のデータ重みに基づいて複数の第２の信号に対して複数の第１の信号をマップする。]
図面の簡単な説明

[0012] 添付の図面は発明の実施形態の記述を援助するために示され、もっぱら実施形態の例示のために提供され、それに限定されない。
図１は、サーモメータデコーディングを備えたＤＡＣのブロック図を示す。
図２は、Data weighted averaging（ＤＷＡ）を備えたＤＡＣのブロック図を示す。
図３Ａは、ＤＷＡ部の設計を示す。
図３Ｂは、図３Ａの選択信号ジェネレータのブロック図を示す。
図４は、ダイナミックエレメントマッチング（ＤＥＭ）を備えたＤＡＣのブロック図を示す。
図５Ａは、ＤＥＭ部を備えた信号マッピング回路のブロック図を示す。
図５Ｂは、０の制御値について、第２／選択信号に対する第１／デコードされた信号のマッピングを示す。
図５Ｃは、１の制御値について、第２／選択信号に対する第１／デコードされた信号のマッピングを示す。
図５Ｄは、２の制御値について、第２／選択信号に対する第１／デコードされた信号のマッピングを示す。
図６Ａは、ＤＥＭ部を備えた制御回路のブロック図を示す。
図６Ｂは、本発明の実施形態に係る、２分の１の分数データ重み付けのために構成された図６Ａのデータコントローラの設計を示す。
図７Ａは、本発明の実施形態に係る回路エレメントの選択を例示する。
図７Ｂは、本発明の実施形態に係る回路エレメントの選択を例示する。
図８は、回路エレメントの動的な選択に対するプロセスを示す。
図９は、ＤＥＭを備えたＤＡＣのブロック図を示す。
図１０は、本発明の実施形態に係るＤＡＣのブロック図を示す。
図１１は、本発明の実施形態に係るＤＡＣのブロック図を示す。
図１２は、無線通信装置のブロック図を示す。] 図１ 図１０ 図１１ 図１２ 図２ 図３Ａ 図３Ｂ 図４ 図５Ａ 図５Ｂ
詳細な説明

[0013] 発明の態様は、以下の記述、および発明の特定の実施形態に向けられた関連する図面において開示される。代替の実施形態は、発明の範囲から外れることなく発明される。さらに、発明の有名なエレメントは、詳細に記述されないか、あるいは発明の適切な詳細を不明瞭にしないように省略されるだろう。]
[0014] 「典型的である」というワードは「例、実例あるいは例証として役立つ」ことを意味するためにここで使用される。「典型的である」としてここで説明されたどんな実施形態も、他の実施形態を超えて好ましい又は有利と必ずしも解釈されない。同様に、「発明の実施形態」の用語は、発明のすべての実施形態が議論された特徴、利点、動作方式を含むことを必要としない。]
[0015] ここで使用される用語は、特別の実施形態だけについて記述するためにあり、発明の実施形態に制限するようには意図されない。ここで使用されたように、単数形式「a」、「an」および「the」は、もし文脈が明白に他の状態を示さなければ、同様に複数形を含むように意図される。用語「具備する」「具備すること」「含む」および／または「含むこと」は、ここで使用される場合に、状態の特徴、完全体、ステップ、オペレーション、エレメントおよび／またはコンポーネントの存在を特定するが、１以上の他の特徴、整数、ステップ、オペレーション、エレメント、コンポーネント、および／または、それらのグループの存在または追加を除外しない。]
[0016] さらに、多くの実施形態は、例えば計算装置のエレメントによって実行されるアクションのシーケンスによって記述される。ここで記述される様々なアクションは、特定の回路（例えば特定用途向け集積回路（ＡＳＩＣ））、１以上のプロセッサによって実行されるプログラム命令、または、双方の組み合わせによって、実行されることができることは、認識されるだろう。さらに、ここで記述されるアクションのシーケンスは、保存されたこれらを持つコンピュータ可読記憶媒体の任意の形式内で完全に実現されるために考慮されることができ、実行時に、対応するコンピュータ命令のセットは、関連するプロセッサに、ここで説明される機能性を実行させるだろう。したがって、発明の種々の局面は、すべてが要求された主題の範囲内に存在するように検討された多くの異なる形式で具体化されてもよい。さらに、ここで説明される各実施形態に対して、任意のこのような実施形態の対応する形式は、例えば、記載されたアクションを実行する「ために構成されたロジック」として、ここで説明されるとしてもよい。]
[0017] ここで、記述されている動的なエレメント選択技術は、ＤＡＣ、シグマデルタ（ΣΔ)ＤＡＣ、アナルグ−デジタル変換器（ＡＤＣ）、ΣΔ ＡＤＣ、フィルタなどのような様々な回路に使用されてもよい。明瞭さのために、その技術は、ＤＡＣについて下記で説明される。]
[0018] 図１は、サーモメータデコーディングを備えたＤＡＣ１００のブロック図を示す。ＤＡＣ１００は、サーモメータデコータ１１０および出力回路１２０を含む。ＤＡＣ１００は、また、従来のＤＡＣとして参照されてもよい。デコーダ１１０は、Ｎビット入力データを受け取り、Ｎ＞１およびＫ＝２Nの場合に、Ｋ個の選択信号Ｓｅｌ0〜ＳｅｌK-1を提供する。用語「信号」、「ライン」、「ワイヤ」などは、しばしば交換可能に使用される。各サンプル期間において、デコーダ１１０は、ｘの入力データ値を受け取り、最初のｘ個の選択信号Ｓｅｌ0〜Ｓｅｌx-1をアサートし、残りのＫ−ｘ個の選択信号Ｓｅｌx〜ＳｅｌK-1をデアサートするとしてもよい。各サンプル期間においてアサートする選択信号の数は、入力データ値に依存してもよい。さらに、最初のｘ個の選択信号がｘの入力データ値に対してアサートされるように、選択信号は、所定の順序でアサートされてもよい。] 図１
[0019] 出力回路１２０は、それぞれ、Ｋ個の選択信号Ｓｅｌ0〜ＳｅｌK-1を受け取るＫ個の回路エレメント１２２ａ〜１２２ｋを含む。各回路エレメント１２２は、電流源、スイッチ、キャパシタ、レジスタなど、あるいはそれの任意の組み合わせを具備するとしてもよい。各回路エレメント１２２は、それらの選択信号がアサートされた場合に、使用可能にされ、それらの選択信号がデアサートされた場合に、使用不可にされるとしてもよい。各回路エレメント１２２は、使用可能の場合、その出力を加算器１２４に提供する。加算器１２４は、Ｋ個の回路エレメント１２２ａ〜１２２ｋのすべての出力を加算し、アナログ出力信号を提供する。]
[0020] すべての回路エレメント１２２ａ〜１２２ｋが同じサイズを持つため、入力データにこれらの回路エレメントをマッチさせることは、２進法で重み付けされたＤＡＣに対するよりも簡単とすることができる。それにもかかわらず、どれくらい緊密に２N-1個の回路エレメントがマッチされるかには、制限があるとしてもよい。他の要因の中で、回路エレメントは、各回路エレメントに異なる程度で影響する機械的ストレスを引き起こすdie thinningおよびパッケージング／バンプを含む、様々な生産非画一性に従う。したがって、同一チップ上に製造された回路素子であっても同一にならず、したがって、これらの回路素子間のいくつかのミスマッチは典型的には存在する。ミスマッチのある回路素子の所定の選択順序は、入力データ値とアナログ出力エラーとの間の相関に結びつく。したがって、図1のような従来のＤＡＣのアナログ出力信号は、例えば貧弱なＴＨＤなど、低下されたパフォーマンスを持つとしてもよい。]
[0021] 図２は、Data weighted averaging（ＤＷＡ）を備えたＤＡＣ２００のブロック図を示す。この開示にわたってより明らかになる理由のために、ＤＡＣ２００は、また、フルＤＷＡ ＤＡＣとして参照されるとしてもよい。ＤＡＣ２００は、ＤＷＡ部２１０と出力回路２２０を含む。ＤＷＡ部２１０は、Ｎビットの入力データを受け取り、Ｋ個の選択信号Ｓｅｌ0〜ＳｅｌK-1を提供する。各サンプル期間において、ＤＷＡ部２１０は、ｘの入力データ値を受け取り、Ｋ個のうちのｘ個の選択信号をアサートする。各サンプル期間においてアサートする選択信号の数は、入力データ値に依存するとしてもよい。しかしながら、選択信号は、以下で説明されるように、ＤＷＡ部２１０の現在状態と同様に、現在の入力データ値に基づいて、異なる順序でアサートされるとしてもよい。出力回路２２０は、Ｋ個の回路エレメント２２２ａ〜２２２ｋと、加算器２２４とを含む。Ｋ個の回路エレメント２２２は、ＤＷＡ部２１０からのＫ個の選択信号によって動的に選択されるとしてもよい。] 図２
[0022] 図３Ａは、Ｎ＝３、Ｋ＝８の場合における図２のＤＷＡ部２１０の設計を示す。この設計において、ＤＷＡ部２１０は、それぞれ、８個の選択信号Ｓｅｌ0〜Ｓｅｌ7を生成する８個の選択信号ジェネレータ３１０ａ〜３１０ｈを含む。ジェネレータ３１０ａ〜３１０ｈは、また、それぞれ、ジェネレータＧ0〜Ｇ7として参照される。] 図２ 図３Ａ
[0023] 図３Ｂは、３ビット加算器３１２および３ビットレジスタ３１４を含む選択信号ジェネレータ３１０ａのブロック図を示す。加算器３１２は、レジスタ３１４からの３ビット記憶値を持つ３ビット入力データ値を受け取りおよび加算し、３ビットの結果をレジスタ３１４に提供する。加算器３１２は、もし記憶値を持つ入力データの加算時にオーバーフローが存在すると、選択信号Ｓｅｌ0をアサートし、もしオーバーフローが存在しなければ、選択信号をデアサートする。] 図３Ｂ
[0024] 図３Ａを戻って参照すると、ジェネレータＧ0〜Ｇ7はそれぞれ図３Ｂに示すように実装される。ジェネレータＧ0〜Ｇ7の中のレジスタは、それぞれ、ライン３２０に示すように、７〜０の段々に減少する値を用いて初期化される。図３Ａに示される例において、最初の入力データ値は４であり、各ジェネレータのレジスタは、４で加えられ、ジェネレータＧ0〜Ｇ7におけるアップデートされたレジスタ値はライン３２２に示される。ジェネレータＧ0〜Ｇ3のレジスタは、４加算時にオーバーフローし、選択信号Ｓｅｌ0〜Ｓｅｌ3はアサートされる。２番目の入力データ値は２であり、各ジェネレータのレジスタは２で加えられ、ジェネレータＧ0〜Ｇ7におけるアップデートされたレジスタ値はライン３２４に示される。ジェネレータＧ4およびＧ5のレジスタは、２加算時にオーバーフローし、選択信号Ｓｅｌ4およびＳｅｌ5はアサートされる。３番目の入力データ値は３であり、各ジェネレータのレジスタは３で加えられ、ジェネレータＧ0〜Ｇ7におけるアップデートされたレジスタ値はライン３２６に示される。ジェネレータＧ0，Ｇ6およびＧ7のレジスタは、３加算時にオーバーフローし、選択信号Ｓｅｌ0，Ｓｅｌ6およびＳｅｌ7はアサートされる。] 図３Ａ 図３Ｂ
[0025] 図３Ａおよび３ＢのＤＷＡ設計は、８個の回路エレメントを通じて循環し、入力データ値によって指定されるのと同数の回路エレメントを選択する。ジェネレータＧ0〜Ｇ7内の８個のレジスタは、ＤＷＡユニット２１０の回路状態を記憶する。アサートされた最後の（または右端の）選択信号は、ゼロ値を用いてレジスタによって指定され、ゼロ位置として参照される。新しい入力データ値が受け取られる場合は常に、選択信号のうちのゼロ以上は、現在のゼロ位置のすぐ右側にある選択信号をスタートして、アサートされる。アサートする選択信号の数、すなわちゼロ位置をシフトする場所の数は、入力データ値に依存する。新しいゼロ位置は、以前のゼロ位置プラス現在の入力データ値に等しい。ゼロ位置は、入力データ値に基づいて左から右にシフトされ、右端の位置に到達した後、左にラップアラウンドする。] 図３Ａ
[0026] ゼロ位置は、８個のジェネレータＧ0〜Ｇ7に対応する８個の可能な場所のうちの一つにあるとしてもよい。したがって、現在のゼロ位置に依存して、与えられた入力データ値を表わすための８つの異なる方法がある。どの選択信号をアサートするか(すなわち、どの回路エレメントを選択するか)は、レジスタの状態に基づいて入力データを表わす異なる可能な方法を通じて、擬似ランダム化される。]
[0027] フルＤＷＡ ＤＡＣは、従来のＤＡＣを超えていくつかの利点を持つ。回路エレメントにおけるエラーは、入力データ値とアナログ出力エラーとが有効に相関しないとき、直線性エラーからノイズに変換される。これは、ノイズフロアを増加させるが、ＴＨＤを改善する。しかしながら、フルＤＷＡ ＤＡＣは、また、いくつかの欠点を持つ。フルＤＷＡ ＤＡＣは、その選択信号がそれほど頻繁には変化しない従来のサーモメータデコーダＤＡＣと比較して、回路エレメントのスイッチングレートを増加させる。このことは、回路エレメントのより頻繁な充電および放電、すなわち増加したグリッチエネルギーと低下した動的パフォーマンスを引き起こす。]
[0028] さらに、図３Ａおよび３ＢのフルＤＷＡ設計は、ＮビットＤＡＣに対するＫ個のＮビット加算器およびＫ個のＮビットレジスタを使用する。レジスタは、ＤＡＣのパフォーマンスに逆方向に影響を与えることができる、強デジタルスイッチングノイズを生成してもよい。フルＤＷＡユニットは、また、設定可能性を制限した。] 図３Ａ
[0029] 図４は、ダイナミックエレメントマッチング（ＤＥＭ）として参照される、動的エレメント選択を用いるＤＡＣ４００の設計のブロック図を示す。この設計において、ＤＡＣ４００は、サーモメータ４１０、ＤＥＭ部４２０出力回路４５０を含む。デコーダ４１０は、図１のデコーダ１１０に対して上述したような動作を行う。ＤＥＭ部４２０は、Ｋ個のデコードされた信号、あるいは入力データを受け取り、Ｋ個の選択信号Ｓｅｌ0〜ＳｅｌK-1を提供する。出力回路４５０は、Ｋ個の選択信号を受け取り、アナログ出力信号を生成する。出力回路４５０は、図１の出力回路１２０に対して上述したように、Ｋ個の選択信号によって選択されるＫ個の回路エレメントを含むとしてもよい。] 図１ 図４
[0030] 図４に示す設計において、ＤＥＭ部４２０は、信号マッピング回路４３０および制御回路４４０を含む。信号マッピング回路４３０は、デコーダ４１０からＫ個のデコードされた信号を受け取り、これらの信号を再整理し、擬似ランダム化を達成する。異なる回路作用は、異なる方式におけるＫ個のデコードされた信号を再整理することによって得られるとしてもよい。例えば、信号マッピング回路４３０は、以下で説明するように、Ｋ個のデコードされた信号を循環するとしてもよく、図３Ａに示すＤＷＡ作用を達成する。制御回路４４０は、信号マッピング回路４３０のオペレーションを管理し、どのようにＫ個の選択信号が生成されるかに影響を及ぼす制御Ｚを生成する。制御回路４４０は、以下で説明するように、複数のオペレーションのモードを柔軟にサポートする。] 図３Ａ 図４
[0031] 図５Ａは、図４のＤＥＭ部４２０内の信号マッピング回路４３０の設計のブロック図を示す。明瞭化のために、図５Ａは、Ｎ＝３、Ｋ＝８の場合における設計を示す。] 図４ 図５Ａ
[0032] サーモメータデコーダ４１０は、３ビットの入力データＤ0，Ｄ1およびＤ2と、８個のデコードされた信号Ｔｈ0〜Ｔｈ7を受け取る。デコーダ４１０は、入力データ値に基づいて、デコードされた信号Ｔｈ0をスタートして、所定の順序でデコードされた信号をアサートする。表１は、それぞれありえる３ビットの入力データ値に対する８個のデコードされた信号Ｔｈ0〜Ｔｈ7の論理値を与える。表１に示されるように、デコーダ４１０は、１の入力データ値に対してただ一つのデコードされた信号Ｔｈ0をアサートし、２の入力データ値に対して２つのデコードされた信号Ｔｈ0およびＴｈ1をアサートし、７の入力データ値に対して７つのデコードされた信号Ｔｈ0〜Ｔｈ6をアサートする。]
[0033] 信号マッピング回路４３０は、８個のデコードされた信号Ｔｈ0〜Ｔｈ7を受け取り、８個の選択信号Ｓｅｌ0〜Ｓｅｌ7を提供する。図５Ａに示す設計において、信号マッピング回路４３０は、８個の８×１マルチプレクサ（Ｍｕｘ）５３０ａ〜５３０ｈを含み、それらは、また、マルチプレクサ０〜７として参照される。それぞれのマルチプレクサは、デコータ４１０から、８個のデコードされた信号Ｔｈ0〜Ｔｈ7をすべて受け取る。しかしながら、８個のデコードされた信号Ｔｈ0〜Ｔｈ7は、異なる順序でマルチプレクサ０〜７に提供され、アサートされた選択信号のローテーションを達成する。] 図５Ａ
[0034] ８個のデコードされた信号は、８エレメントセットＴ0＝｛Ｔｈ0，Ｔｈ1，Ｔｈ2，Ｔｈ3，Ｔｈ4，Ｔｈ5，Ｔｈ6，Ｔｈ7｝によって表される。ｍ位置による８個のデコードされた信号の循環性ローテーションは、セットＴ0における最初のｍエレメントを取得することと、セットＴ0の端部へこれらｍエレメントを移動することにより達成されるとしてもよく、これにより循環されたセットTmを求める。例えば、１位置の循環性ローテーションは、Ｔ1＝｛Ｔｈ1，Ｔｈ2，Ｔｈ3，Ｔｈ4，Ｔｈ5，Ｔｈ6，Ｔｈ7，Ｔｈ0｝のように与えられるとしてもよい。１位置によって循環された８個のデコードされた信号は、８個のマルチプレクサの入力１に提供される。包括的には、ｍ位置によって循環された８個のデコードされた信号は、８個のマルチプレクサの入力ｍに提供され、ここで０≦ｍ≦７である。]
[0035] 表２は、それぞれのマルチプレクサの８個の入力への８個のデコードされた信号のマッピングを与える。例えば、マルチプレクサ０は、入力０でデコードされた信号Ｔｈ0を、入力１でデコードされた信号Ｔｈ7を、入力７でデコードされた信号Ｔｈ1などを受け取る。]
[0036] ８個のすべてのマルチプレクサ０〜７は、同じ３ビットの制御Ｚを受け取る。制御Ｚは、現在のゼロ位置を示し、以下に示すように生成されるとしてもよい。制御Ｚがｍと等しい場合、マルチプレクサ０〜７の入力ｍのデコードされた信号は、それぞれ、選択信号Ｓｅｌ0〜Ｓｅｌ7として、提供される。したがって、マルチプレクサ０〜７は、制御Ｚによって示される現在のゼロ位置に基づいて、デコードされた信号Ｔｈ0〜Ｔｈ7を、選択信号Ｓｅｌ0〜Ｓｅｌ7にマップする。]
[0037] 図５Ｂは、制御Ｚが０と等しい場合の選択信号に対するデコードされた信号のマッピングを示す。デコードされた信号Ｔｈ0〜Ｔｈ7は、テーブルＴ２のＺ＝０における行によって示されるように、それぞれ、選択信号Ｓｅｌ0〜Ｓｅｌ7として、直接的に提供される。選択信号Ｓｅｌ0は１の入力データ値に対してアサートされ、その他、選択信号Ｓｅｌ0およびＳｅｌ1は２の入力データ値に対してアサートされる。] 図５Ｂ
[0038] 図５Ｃは、制御Ｚが１と等しい場合の選択信号に対するデコードされた信号のマッピングを示す。デコードされた信号Ｔｈ7，Ｔｈ0，…，Ｔｈ6は、テーブルＴ２のＺ＝１における行によって示されるように、それぞれ、選択信号Ｓｅｌ0〜Ｓｅｌ7として、提供される。選択信号Ｓｅｌ1は１の入力データ値に対してアサートされ、その他、選択信号Ｓｅｌ1およびＳｅｌ2は２の入力データ値に対してアサートされる。] 図５Ｃ
[0039] 図５Ｄは、制御Ｚが２と等しい場合の選択信号に対するデコードされた信号のマッピングを示す。デコードされた信号Ｔｈ6，Ｔｈ7，Ｔｈ0，…，Ｔｈ5は、テーブルＴ２のＺ＝２における行によって示されるように、それぞれ、選択信号Ｓｅｌ0〜Ｓｅｌ7として、提供される。選択信号Ｓｅｌ2は１の入力データ値に対してアサートされ、その他、選択信号Ｓｅｌ2およびＳｅｌ3は２の入力データ値に対してアサートされる。] 図５Ｄ
[0040] 制御Ｚの他の値における選択信号に対するデコードされた信号のマッピングは、表２に示される。異なる制御Ｚの値に対するデコードされた信号Ｔｈ0の位置をシフトすることによって示されるように、異なる選択信号は、制御Ｚの異なる値に対してまずアサートされる。]
[0041] 図５Ａに示される設計において、信号マッピング回路４３０が図３Ａに示すＤＷＡ設計を実装できるように、８個のデコードされた信号Ｔｈ0〜Ｔｈ7は、マルチプレクサ０〜７の入力に対してマップされる。制御Ｚに対する８個のとりえる値は、表２におけるデコードされた信号Ｔｈ0の位置によって示されるように、図３Ａの８個のとりえるゼロ位置に対応する。マルチプレクサ０〜７は、制御信号における擬似ランダム化を達成するために、デコードされた信号を循環する。] 図３Ａ 図５Ａ
[0042] 図５Ａは、マルチプレクサの入力に対するデコードされた信号のマッピングの一つの設計を示す。また、デコードされた信号は、異なる出力作用を達成するために、いくつか他のマッピングに基づいて、マルチプレクサの入力に対しマップされるとしてもよい。いくつかのケースにおいて、選択信号に対するデコードされた信号のマッピングは、動的に選択された出力回路１５０のＫ個の回路エレメントが、これらの回路エレメントにおけるミスマッチを除去するようにつとめることを可能にする。] 図５Ａ
[0043] 図６Ａは、図４のＤＥＭ部内の制御回路４４０の設計のブロック図を示す。この設計において、ＤＥＭ部４２０は、表３に示すオペレーションのモードをサポートする。] 図４ 図６Ａ
[0044] ＤＷＡモードにおいて、ゼロ位置は、入力データ又はその所望の分数に基づいて更新され、選択信号は、現在のゼロ位置の選択信号をスタートして、アサートされる。擬似ランダムモードにおいて、ゼロ位置は擬似ランダムデータに基づいて更新され、選択信号は現在のゼロ位置の選択信号をスタートして、アサートされる。ＤＷＡモードおよび擬似ランダムモードは、どのようにゼロ位置が更新されるかにおいて異なる。また、ゼロ位置は、例えば、入力データと擬似ランダムデータとの結合に基づいて、固定されたゼロでない値に基づいて、など、他の方法で更新されてもよい。バイパスモードでは、選択信号は、本質的に、ランダム化なしで、サーモメータデコーディングに基づいて生成される。また、他のオペレーションのモードがサポートされるとしてもよい。例えば、ゼロ位置は、それぞれのサンプル期間において固定されたゼロでない値（例えば、１、２など）によって更新されるとしてもよく、したがって一定のレートでシフトされるとしてもよい。]
[0045] ＤＥＭ部４２０内では、データコントローラ６１２は、入力データ、擬似ランダム数（ＰＮ）ジェネレータ６１０からの擬似ランダムデータ、モード選択信号を受け取る。モード選択信号は、所望のオペレーティングモードを示し、他のモード固有制御情報を提供する。データコントローラ６１２は、モード選択信号によって指定されるように、所望のオペレーティングモードに基づいて、加算器６１４に対して制御データを出力する。加算器６１４は、レジスタ６１６からの現在の制御値を用いて、データコントローラ６１２からの制御データを合計し、レジスタ６１６に対して更新された制御値を提供する。レジスタ６１６は、信号マッピング回路４３０に対し、Ｎビット制御Ｚとして現在の制御値を提供する。]
[0046] 加算器６１４は、データコントローラ６１２からの制御データに基づいて、ゼロ位置を更新するラップアラウンドアキュムレータを実装する。ＤＷＡモードにおいて、ゼロ位置は、データコントローラ６１２からの入力データの分数に基づいて更新される。擬似ランダムモードにおいて、ゼロ位置は、データコントローラ６１２からの擬似ランダムデータに基づいて更新される。バイアスモードにおいて、レジスタ６１６は、ゼロに初期化され、ゼロ位置は、データコントローラ６１２からの０を用いて更新され、したがって変化しない。]
[0047] ＰＮジェネレータ６１０は、Ｎよりも大きい長さを持つ線形フィードバックシフトレジスタを用いて実装されるとしてもよい。ＬＦＳＲは、どの原始多項式ジェネレータ関数を実装してもよい。ＬＦＳＲのＮ個のLeast significant bit（ＬＳＢ）は、Ｎビットの擬似ランダムデータとして提供されるとしてもよい。擬似ランダムデータは、ルックアップテーブルを用いるなど、他の方法で求められるとしてもよい。]
[0048] 図６Ｂは、発明の実施形態に係る２分の１の分数データ重み付けのために構成される図６Ａのデータコントローラ６１２の設計を示す。図示されるように、データコントローラ６１２は、３ビットの入力データＤ0，Ｄ1およびＤ2と、２ビットの擬似ランダムデータＰ1およびＰ2と、３ビットのモード選択信号Ｍ0，Ｍ1およびＭ2とを受け取る。データコントローラ６１２は、所望のオペレーティングモードに基づいて、制御データＣ0，Ｃ1およびＣ2と、キャリーイン（carry-in）ビットを出力する。] 図６Ａ 図６Ｂ
[0049] 上に議論されるように、モード選択信号は、他のモード固有情報を含むとしてもよい。例えば、与えられた入力データの分数が整数ではない（例えば、３のデータ入力値の２分の１は１．５であり、非自然のシフト量である）ため、モード選択信号は、非自然のシフトを扱うために分数の結果を丸めることをデータコントローラ６１２に指示するモード固有情報を含むとしてもよい。図６Ｂの実施形態において、分数のＤＷＡは、それぞれ、切り上げモード又は切り下げモードにおいてシフト量を切り上げ又は切り下げるとしてもよい。この設計において、モード選択信号は、表４に示されるオペレーションモードを示す。] 図６Ｂ
[0050] 図６Ｂに示すように、データコントローラ６１２は、ＡＮＤゲート６５１および４つのマルチプレクサ６５３〜６５９を含み、マルチプレクサはモード選択信号のビットＭ1およびＭ0によって制御される。ＡＮＤゲート６５１は、入力としてビットＭ2およびＤ0を受け取り、マルチプレクサ６５３に論理ＡＮＤ値を出力する。マルチプレクサ６５３は、Ｍ1＝１およびＭ0＝０に対応するポート（ポート「１０」）で論理ＡＮＤ値を、すべての他の入力ポートで「０」を、受け取る。マルチプレクサ６５３は、キャリーイン値を生成する。マルチプレクサ６５５は、ポート「００」で「０」を、ポート「０１」でＰ0を、ポート「１０」でＤ1を、ポート「１１」でＤ0を、受け取る。マルチプレクサ６５５は、Ｃ0を生成する。マルチプレクサ６５７は、ポート「００」で「０」を、ポート「０１」でＰ1を、ポート「１０」でＤ2を、ポート「１１」でＤ1を、受け取る。マルチプレクサ６５７は、Ｃ1を生成する。マルチプレクサ６５９は、ポート「００」「０１」「１０」で「０」を受け取り、ポート「０１」でＤ2を受け取る。マルチプレクサ６５９は、Ｃ2を生成する。] 図６Ｂ
[0051] したがって、従来のサーモメータデコーディングモードでは、データコントローラ６１２は、キャリーイン＝「０」、制御データＣ0＝「０」，Ｃ1＝「０」およびＣ2＝「０」を出力する。制御Ｚはゼロのままであり、その初期状態におけるＤＷＡ４００のゼロ位置を継続する。擬似ランダムモードでは、データコントローラ６１２は、キャリーイン＝「０」、制御データＣ0＝「Ｐ0」，Ｃ1＝「Ｐ1」およびＣ2＝「０」を出力する。制御Ｚはランダム値によって更新され、ＤＷＡ４００のゼロ位置をランダムにシフトする。]
[0052] 分数のＤＷＡ，切り下げモードでは、データコントローラ６１２は、キャリーイン＝「０」、制御データＣ0＝「Ｄ1」，Ｃ1＝「Ｄ2」およびＣ2＝「０」を出力する。したがって、制御Ｚは、切り下げされた入力データの半分と等しい量によって更新される。例えば、もし入力データが３（Ｄ0＝１，Ｄ1＝１およびＤ2＝０）の場合、制御Ｚは０（キャリーイン値）および１（制御データ値）の合計によって更新され、それによって、一単位で、ＤＷＡ４００のゼロ位置をシフトする。このモードにおいて、選択信号はアサートされ、ゼロ位置はデータ重みの分数を用いて更新された。]
[0053] 分数のＤＷＡ，切り上げモードでは、データコントローラ６１２は、キャリーイン＝「Ｄ0」、制御データＣ0＝「Ｄ1」，Ｃ1＝「Ｄ2」およびＣ2＝「０」を出力する。したがって、制御Ｚは、切り上げられた入力データの半分と等しい量によって更新される。例えば、もし入力データが３（Ｄ0＝１，Ｄ1＝１およびＤ2＝０）の場合、制御Ｚは１（キャリーイン値）および１（制御データ値）の合計によって更新され、それによって、２単位で、ＤＷＡ４００のゼロ位置をシフトする。このモードにおいて、選択信号はアサートされ、ゼロ位置はデータ重みの分数を用いて更新された。]
[0054] フルＤＷＡモードでは、データコントローラ６１２は、キャリーイン＝「Ｄ0」、制御データＣ0＝「Ｄ0」，Ｃ1＝「Ｄ1」およびＣ2＝「Ｄ2」（すなわち、フル入力データ）を出力する。したがって、制御Ｚは、入力データと等しい量によって更新される。例えば、もし入力データが３（Ｄ0＝１，Ｄ1＝１およびＤ2＝０）の場合、制御Ｚは０（キャリーイン値）および３（制御データ値）の合計によって更新され、それによって、３単位で、ＤＷＡ４００のゼロ位置をシフトする。このモードにおいて、選択信号はアサートされ、ゼロ位置は図３Ａおよび３ＢのフルＤＷＡ設計と類似して、フルデータ重みを用いて更新された。] 図３Ａ
[0055] 図７Ａは、ゼロ位置更新の進行、および連続する＋４，＋２，および＋３の３ビット入力データに対する２分の１の分数ＤＷＡ，切り下げモードにおける選択信号アサーションの一例を示す。] 図７Ａ
[0056] 初期的に、状態７１２において、ゼロ位置はＳｅｌ7に対応して設定され、制御Ｚはゼロに初期化される（すなわち、レジスタ６１６がクリアされる）。＋４（Ｄ0＝０，Ｄ1＝１およびＤ2＝１）の入力データがＤＷＡ４００に入力された場合に、制御Ｚは、０（キャリーイン値）および２（制御データ値）の合計によって更新され、それによって、２単位でＤＷＡ４００のゼロ位置をシフトし、Ｓｅｌ1に対応付ける。したがって、状態７１４において、選択信号Ｓｅｌ1，Ｓｅｌ0，Ｓｅｌ7，およびＳｅｌ6は、信号マッピング回路４３０によってアサートされる。＋２（Ｄ0＝０，Ｄ1＝１およびＤ2＝０）の入力データがＤＷＡ４００に入力された場合に、制御Ｚは、０（キャリーイン値）および１（制御データ値）の合計によって更新され、それによって、１単位でＤＷＡ４００のゼロ位置をシフトし、Ｓｅｌ2に対応付ける。したがって、状態７１６において、選択信号Ｓｅｌ2，およびＳｅｌ1は、信号マッピング回路４３０によってアサートされる。＋３（Ｄ0＝１，Ｄ1＝１およびＤ2＝０）の入力データがＤＷＡ４００に入力された場合に、制御Ｚは、０（キャリーイン値）および１（制御データ値）の合計によって更新され、それによって、１単位でＤＷＡ４００のゼロ位置をシフトし、Ｓｅｌ3に対応付ける。したがって、状態７２８において、選択信号Ｓｅｌ3，Ｓｅｌ2，およびＳｅｌ1は、信号マッピング回路４３０によってアサートされる。]
[0057] 図７Ｂは、ゼロ位置更新の進行、および連続する＋４，＋２，および＋３の３ビット入力データに対する２分の１の分数ＤＷＡ，切り上げモードにおける選択信号アサーションの一例を示す。] 図７Ｂ
[0058] 初期的に、状態７２２において、ゼロ位置は再びＳｅｌ7に対応して設定され、制御Ｚは再びゼロに初期化される（すなわち、レジスタ６１６がクリアされる）。＋４（Ｄ0＝０，Ｄ1＝１およびＤ2＝１）の入力データがＤＷＡ４００に入力された場合に、制御Ｚは、０（キャリーイン値）および２（制御データ値）の合計によって更新され、それによって、２単位でＤＷＡ４００のゼロ位置をシフトし、Ｓｅｌ1に対応付ける。したがって、状態７２４において、図７Ａの切り下げモードと同様に、選択信号Ｓｅｌ1，Ｓｅｌ0，Ｓｅｌ7，およびＳｅｌ6は、信号マッピング回路４３０によってアサートされる。＋２（Ｄ0＝０，Ｄ1＝１およびＤ2＝０）の入力データがＤＷＡ４００に入力された場合に、制御Ｚは、０（キャリーイン値）および１（制御データ値）の合計によって更新され、それによって、１単位でＤＷＡ４００のゼロ位置をシフトし、Ｓｅｌ2に対応付ける。したがって、状態７２６において、図７Ａの切り下げモードと同様に、選択信号Ｓｅｌ2，およびＳｅｌ1は、信号マッピング回路４３０によってアサートされる。しかしながら、＋３（Ｄ0＝１，Ｄ1＝１およびＤ2＝０）の入力データがＤＷＡ４００に入力された場合に、制御Ｚは、１（キャリーイン値）および１（制御データ値）の合計によって更新され、それによって、２単位でＤＷＡ４００のゼロ位置をシフトし、Ｓｅｌ4に対応付ける。したがって、状態７２８において、図７Ａの切り下げモードと対照的に、選択信号Ｓｅｌ4，Ｓｅｌ3，およびＳｅｌ2は、信号マッピング回路４３０によってアサートされる。] 図７Ａ
[0059] 図７Ａおよび７Ｂに例示するように、ゼロ位置は、本発明の実施形態に係る分数のデータ重み付けを使用して図３Ａおよび３ＢのＤＷＡ設計の場合よりも低い程度でシフトされるとしてもよい。以下でより詳細に議論される理由から、ある状態から他の状態へアサートされる選択信号においていくらかのオーバーラップを提供することは有利かもしれない。] 図３Ａ 図７Ａ
[0060] 制御Ｚを生成するために、入力データのフル重みに対抗するような分数の重みを使用することは、アプリケーションに依存して、いくつかの利点を持つだろう。また、たとえフルＤＷＡモードよりも低い程度であっても、分数のＤＷＡモードは、所望の分数重みに依存して、回路エレメントのランダム化を提供する。このことは、所望の分数の重みの程度依存について、線形エラーからノイズへの変換において従来のＤＡＣを超えてフルＤＷＡ ＤＡＣの利点を維持し、入力データ値と任意のアナログ出力エラーとの間の相関を縮小することを助ける。加えて、以前に充電／放電された回路エレメントのいくつかはこれらの電流状態に維持される場合があるため、分数のＤＷＡモードは、フルＤＷＡモードと比較された場合に、回路エレメントの低下されたスイッチングレートを持つ、このことは、回路エレメントの頻繁な充電および放電による従来のＤＡＣと比較された場合のフルＤＷＡ ＤＡＣのいくつかの不利益を緩和することを手助けする。本発明の実施形態に係る分数のＤＷＡは、さらに所望の分数の重みに依存して、フルＤＷＡモードよりも少なく、回路エレメントを充電および放電する。したがって、フルＤＷＡ ＤＡＣと比較された場合に、分数のＤＷＡモードで動作する本発明の実施形態に係るＤＥＭ部を実装するＤＡＣは、例えば改良されたＴＨＤにように、改良された動的パフォーマンスを結果として生じる減少されたグリッチエネルギーを持つ。]
[0061] 前述の２分の１の分数の重み付けスキームが実例目的に提供されることは当業者によって高く評価され、本発明の各種の実施形態に係る各種の分数の重み付けスキームで使用される所望の分数重みを制限することは意図されない。所望の分数の重み付けは、データ重みの３分の１、４分の１、などでもよい。したがって、分数の重みと丸めモードとは、特定のアプリケーションのパフォーマンス要求にしたがって選択されるとしてもよく、従来のＤＡＣとフルＤＷＡ ＤＡＣとの双方に関係する利点および欠点を交換する。ゆえに、アプリケーションに依存して、分数のＤＷＡモードで動作する本発明の実施形態に係るＤＥＭ部を実装するＤＡＣは、従来のＤＡＣとフルＤＷＡ ＤＡＣの双方を超えて有益であるとしてもよい。]
[0062] 図８は、例えばＤＡＣ又はいくつかの他の回路における回路エレメントを動的に選択するためのプロセス８００の設計を示す。複数の第１の信号のうちのゼロ以上は、例えば、入力データに対してサーモメータデコーディングを実行することによって、入力データに基づいて、所定の順序でアサートされるとしてもよい（ブロック８１２）。制御は、制御データとともに制御の現在値を累積し、制御の新しい値を求める（ブロック８１４）。制御データは、入力データ、擬似ランダムデータ、固定された非ゼロ値、ゼロなどでもよい。複数の第１の信号は、制御に基づいて、複数の第２の信号に対してマップされる（ブロック８１６）。制御は、次の第２の信号を示すとしてもよく、次の入力データ値に対するアサートを行う。第１および第２の信号は、上述されたように、それぞれデコードされた信号および選択信号に対応付けられてもよい。複数の第１の信号は、制御によって決定された量によって循環され、複数の第２の信号として提供されるとしてもよい。複数の回路エレメントのうちのゼロ以上は、複数の第２の信号に基づいて選択されるとしてもよい（ブロック８１８）。ＤＷＡに対して、複数の第２の信号は、最後に選択された回路エレメントの直後の回路エレメントをスタートして、連続する順序で、複数の回路エレメントを選択するとしてもよい。アサートする第１の信号の数、ゆえにアサートする第２の信号の数は、入力データによって決定されるとしてもよい。] 図８
[0063] 図９は、ＤＥＭを持つＤＡＣ９００の設計のブロック図と示す。この設計において、ＤＡＣ９００は、均等量のＫ個のリファレンス電流を生成するＫ個の電流源９２２を含む。Ｋ個のリファレンス電流におけるミスマッチは、Ｋ個のリファレンス電流を動的に選択することによって改善されるとしてもよい。] 図９
[0064] ＤＡＣ９００内で、Ｎビットフリップフロップ９１２は、Ｎビット入力データを受け取り、クロックを用いて入力データを計測し、各サンプル期間のＮ個のデータビットＤ0〜ＤN-1を提供する。サーモメータデコーダ９１４は、Ｎ個のデータビットを受け取り、Ｋ個のデコードされた信号Ｔｈ0〜ＴｈK-1を提供する。ＤＥＭ部９１６は、Ｋ個のデコードされた信号Ｔｈ0〜ＴｈK-1を受け取り、Ｋ個の選択信号Ｓｅｌ0〜ＳｅｌK-1を提供する。ＤＥＭ部９１６は、図４〜６に示されるＤＥＭ部４２０を用いて実装される。] 図１０ 図１１ 図１２ 図４ 図５Ａ 図５Ｂ 図５Ｃ 図５Ｄ 図６Ａ 図６Ｂ
[0065] Ｋ個のラッチ／ドライバ９１８は、Ｋ個の選択信号を受け取り、Ｋ個のスイッチ９２０に対してＫ個の制御信号を提供する。また、Ｋ個のスイッチ９２０は、Ｋ個の電流源９２２から、均等量のＫ個のリファレンス電流を受け取る。Ｋ個のスイッチ９２０のそれぞれは、その制御信号に基づいて、そのリファレンス電流を、Ｏｕｔｐ出力又はＯｕｔｎ出力のいずれかに向ける。ラッチ９１８は、Ｏｕｔｐ又はＯｕｔｎ信号におけるグリッチエネルギーの軽減のためにＫ個のレファレンス電流の同期のスイッチングを保証する。バイアス回路９２４は、Ｋ個の電流源９２２に対するバイアス電圧を生成する。]
[0066] 図９は、サーモメータデコーディングがＮビットのすべてに対して実行されるＤＡＣ設計を示す。概ね、ＤＡＣは、１以上のセクションを用いて実装されるとしてもよく、各セクションは、サーモメータデコーディング又はバイナリデコーディングを用いて実装されるとしてもよい。例えば、ＤＡＣは、Ｎ＝Ｍ＋Ｌにおいて、Ｎの総ビットのうちのＭの最大有効ビット（ＭＳＢ）に対する第１のセクションと、Ｎの総ビットのうちのＬのＬＳＢに対する第２のセクションである２つのセクションを用いて実装されるとしてもよい。各セクションは、上述したように、サーモメータデコーディングとＤＥＭを用いて実装されるとしてもよい。] 図９
[0067] 図１０は、本発明の実施形態に係る一例ＤＡＣ設計を例示する。この設計において、ＤＥＭ部は、Ｍの最大有効ビットのみで動作する。この設計において、ＤＥＭを含む第１の回路は、図９のＤＡＣ設計に対する上述の方法において、データ入力ＤL〜ＤN-1で動作する。ＤＡＣ１０００の第１の回路内で、サーモメータデコータ１０１４ａは、Ｍ個のデータビットＤL〜ＤN-1を受け取り、ＤＥＭ部１０１６に対してデコードされた信号を提供する。ＤＥＭ部１０１６は、デコードされた信号を受け取り、ラッチ／ドライバ１０１８ａに選択信号を提供する。ＤＥＭ部１０１６は、図４〜６に示されるＤＥＭ部４２０を用いて実装されるとしてもよい。] 図１０ 図１１ 図１２ 図４ 図５Ａ 図５Ｂ 図５Ｃ 図５Ｄ 図６Ａ 図６Ｂ
[0068] ラッチ／ドライバ１０１８ａは、選択信号を受け取り、スイッチ１０２０ａに対して制御信号を提供する。また、スイッチ１０２０ａは、電流源１０２２ａからの均等量のリファレンス電流を受け取る。スイッチのそれぞれは、その制御信号に基づいて、そのリファレンス電流を、Ｏｕｔｐ出力またはＯｕｔｎ出力のいずれかに向ける。ラッチ１０１８ａは、Ｏｕｔｐ又はＯｕｔｎ信号におけるグリッチエネルギーの軽減のためにレファレンス電流の同期のスイッチングを保証する。バイアス回路１０２４ａは、電流源１０２２ａに対するバイアス電圧を生成する。]
[0069] ＤＥＭ部を持たない第２の回路は、最小有効ビットのデータ入力Ｄ0〜ＤL-1で動作する。ＤＡＣ１０００の第２の回路内で、サーモメータデコータ１０１４ｂは、Ｌ個のデータビットＤ0〜ＤL-1を受け取り、ラッチ／ドライバ１０１８ｂにデコードされた信号を直接提供する。ラッチ／ドライバ１０１８ｂは、選択信号を受け取り、スイッチ１０２０ｂに対して制御信号を提供する。また、スイッチ１０２０ｂは、電流源１０２２ｂからの均等量のリファレンス電流を受け取る。スイッチのそれぞれは、その制御信号に基づいて、そのリファレンス電流を、Ｏｕｔｐ出力またはＯｕｔｎ出力のいずれかに向ける。スイッチ１０２０ｂの出力ＯｕｔｐおよびＯｕｔｎは、スイッチ１０２０ａの出力ＯｕｔｐおよびＯｕｔｎに接続されており、一般的な出力パスを提供する。ラッチ１０１８ｂは、Ｏｕｔｐ又はＯｕｔｎ信号におけるグリッチエネルギーの軽減のためにレファレンス電流の同期のスイッチングを保証する。バイアス回路１０２４ｂは、電流源１０２２ａに対するバイアス電圧を生成する。]
[0070] 最小有効ビットＤ0〜ＤL-1に対する回路エレメントを継続的に充電および放電する必要がない点で、このＤＡＣ設計は有利かもしれない。これらのビットは、サーモメータデコーダ出力信号の所定の順序により、ある状態から次へ継続的にアサートされることについて最もありえる。したがって、図１０のＤＡＣ設計は、それぞれの入力データビットについて動作するＤＷＡ部を持つＤＡＣよりも比較的速いスイッチングレートを提供するとしてもよく、さらに下で議論されるランダム化利点のいくつかを保持する。] 図１０
[0071] 電流源、スイッチ、およびラッチは、１次元である必要がないが、エレメントの多次元配列として実装されるとしてもよい。例えば、最大有効ビットＭについて動作するＤＥＭ部を持つ図１０の第１の回路は、スイッチおよび対応するラッチ/ドライバの２次元配列を使用して実装されるとしてもよく、複数の電流源を出力する。] 図１０
[0072] 図１１は、本発明の実施形態に係るスイッチの２次元配列の出力を制御するために、入力データの第１の部分について動作するＤＥＭ部を実装するＤＡＣの一例第１の回路を例示する。例示されるＤＡＣ１１００の第１の回路のうち、サーモメータデコーダ１１１４ａおよび１１１４ｂは、最大有効ビットＭの部分を受け取る。例えば、もしＮ＝１２およびＭ＝７の場合、サーモメータデコーダ１１１４ａはビットＤ05〜Ｄ08を受け取るとしてもよく、サーモメータデコーダ１１１４ｂは、ビットＤ09〜Ｄ11を受け取るとしてもよい。サーモメータデコーダ１１１４ａおよび１１１４ｂは、それぞれ、ＤＥＭ部１１１６ａおよび１１１６ｂに、対応するデコードされた信号を提供する。ＤＥＭ部１１１６ａおよび１１１６ｂは、それらのそれぞれのデコードされた信号を受け取り、それぞれ、列デコーダ１１２６ａおよび行デコーダ１１２６ｂに対して選択信号を提供する。ＤＥＭ部１１１６ａおよび１１１６ｂは、図４〜６に示されるＤＥＭ部４２０を用いて実装されるとしてもよい。] 図１０ 図１１ 図１２ 図４ 図５Ａ 図５Ｂ 図５Ｃ 図５Ｄ 図６Ａ 図６Ｂ
[0073] 列デコーダ１１２６ａは、受け取られた選択信号を、ｍ×ｎラッチ／ドライバ配列１１１８における対応する列をアサートするために使用される列選択信号Ｙ0〜Ｙnにデコードする。同様に、行デコーダ１１２６ｂは、受け取られた選択信号を、ｍ×ｎラッチ／ドライバ配列１１１８における対応する行をアサートするために使用される行選択信号Ｘ0〜Ｘmにデコードする。]
[0074] ラッチ／ドライバ１１１８は、その配列のアサートされた行および列に基づいて、スイッチ１１２０に対する制御信号を提供する。スイッチ１１２０は、電流源１１２２から均等量のリファレンス電流を受け取る。スイッチのそれぞれは、その制御信号に基づいて、そのリファレンス電流を、Ｏｕｔｐ出力またはＯｕｔｎ出力のいずれかに向ける。ラッチ１１１８は、Ｏｕｔｐ又はＯｕｔｎ信号におけるグリッチエネルギーの軽減のためにレファレンス電流の同期のスイッチングを保証する。バイアス回路１１２４は、電流源１１２２に対するバイアス電圧を生成する。]
[0075] 図１１に示される部分的なＤＡＣ設計の多次元配列は、いくつかの潜在的な長所を持つ。例えば、行および列ＤＥＭ部への分離は、選択された回路エレメントのランダム化の程度を増加させる。さらに、行および列デコーディング動作の前にＤＥＭ部を実装することによって、回路の複雑さは低減される。したがって、信号の集積化はより単純になり、および／または、インターフェース・ルーティングはより簡単になるだろう。] 図１１
[0076] ここで説明された動的エレメント選択技術は、いくらかの利点を備えてもよい。その技術は、表３に与えられたような、異なるモードを柔軟にサポートするために使用されるとしてもよい。この技術は、さらに、信号マッピング回路および制御回路の設計において柔軟性によって様々なランダム化スキームをサポートするとしてもよい。さらに、制御回路は、ゼロ(バイパスモード用)または任意の値(他のモード用)に初期化されてもよく、図３Ａに示されるＤＷＡ設計に対して要求されるような、特別の初期化回路構成に対する必要を回避する。この技術は、また、より少数のシーケンシャルロジックの使用により、より少ないスイッチングノイズを生成するとしてもよく、感知可能なアナログ回路に対するパフォーマンスを改善するとしてもよい。] 図３Ａ
[0077] 本発明の様々な実施形態に係る前述のＤＡＣ設計は、従来技術を超えて、広帯域、低スプリアス電流の利点を提供する。]
[0078] ここで説明された技術は、無線通信装置、ハンドヘルド装置、ゲーム装置、コンピューティング装置、コンピュータ、ラップトップコンピュータ、コンシューマ電子装置などのような、各種の電子装置に対して使用されるとしてもよい。無線通信装置のための技術の典型的な使用が下記に述べられる。]
[0079] 図１２は、無線通信システムにおける無線通信装置１２００の設計のブロック図を示す。無線装置１２００は、携帯電話、端末、ハンドセット、携帯情報端末（ＰＤＡ）などとしてもよい。無線通信システムは、符号分割多元接続（ＣＤＭＡ）システム、Global System for Mobile Communications（ＧＳＭ（登録商標））システムなどでもよい。] 図１２
[0080] 無線装置１２００は、受信パスおよび送信パスを経由して、双方向通信を提供可能である。受信パスにおいて、基地局（図示せず）によって送信された信号は、アンテナ１２１２によって受信され、受信機（ＲＣＶＲ）１２１４に提供される。受信機１２１４は、受信信号に条件付けて、特定用途向け集積回路（ＡＳＩＣ）１２２０にアナログ入力信号を提供する。送信パスにおいて、トランスミッタ（ＴＭＴＲ）１２１６は、ＡＳＩＣ１２２０からアナログ出力信号を受信し、条件付けて、変調された信号を生成し、これは基地局へアンテナ１２１２経由で送信される。]
[0081] ＡＳＩＣ１２２０は、例えば、受信ＡＤＣ（Ｒｘ ＡＤＣ）１２２２、送信ＤＡＣ（Ｔｘ ＤＡＣ）１２２４、モデムプロセッサ１２２６、縮小命令セットコンピューティング（ＲＩＳＣ）プロセッサ、コントローラ／プロセッサ１２３０、内部メモリ１２３２、外部バスインタフェース１２３４、入力／出力（Ｉ／Ｏ）ドライバ１２３６、オーディオＤＡＣ／ドライバ１２３８、ビデオＤＡＣ／ドライバ１２４０のような、各種のプロセッシング、インタフェース、およびメモリユニットを含むとしてもよい。Ｒｘ ＡＤＣ１２２２は、受信機１２１４からのアナログ入力信号をデジタル化し、モデムプロセッサ１２２６にサンプルを提供する。Ｔｘ ＤＡＣ１２２４は、デジタルからアナログに、モデムプロセッサ１２２６からの出力チップを変換し、トランスミッタ１２１６にアナログ出力信号を提供する。モデムプロセッサ１２２６は、エンコーディング、変調、復調、デコーディングなど、データ送受信のための処理を実行する。ＲＩＳＣプロセッサ１２２８は、例えばビデオ、グラフィクス、高次レイヤアプリケーションなどに対する処理のような、様々なタイプの無線装置１２００に対する処理を実行するとしてもよい。コントローラ／プロセッサ１２３０は、ＡＳＩＣ１２２０内の各種の処理とインタフェースユニットの動作を管理するとしてもよい。内部メモリ１２３２は、ＡＳＩＣ１２２０内の各種ユニットに対するデータおよび／または命令を記憶する。]
[0082] ＥＢＩ１２３４は、ＡＳＩＣ１２２０とメインメモリ１２４４との間のデータの転送を促進する。Ｉ／Ｏドライバ１２３６は、アナログまたはデジタルインタフェース経由でＩ／Ｏ装置１２４６を運転する。オーディオＤＡＣ／ドライバ１２３８は、スピーカ、ヘッドセット、イヤーピースなどでもよいオーディオ装置１２４８を運転する。ビデオＤＡＣ／ドライバ１２４０は、液晶ディスプレイ（ＬＣＤ）などでもよいディスプレイ部１２５０を運転する。ＲｘＡＤＣ１２２２、Ｔｘ ＤＡＣ１２２４、オーディオＤＡＣ／ドライバ１２３８、ビデオＤＡＣ／ドライバ１２４０、および／または他のユニットは、ここで説明された技術を実装するとしてもよい。例えば、ＤＡＣのいずれかは、図９〜１１に示されているように実装されるとしてもよい。] 図１０ 図１１ 図９
[0083] ここで記述された技術は、集積回路（ＩＣ）、ＡＳＩＣ、デジタルシグナルプロセッサー（ＤＳＰ）、デジタルシグナルプロセッシング装置（ＤＳＰＤ）、プログラマブルロジックデバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、コントローラ、プロセッサ、および他の電子装置のような様々なハードウェアユニットに実装されるとしてもよい。ハードウェアユニットは、相補型金属酸化膜半導体（ＣＭＯＳ）、ＮチャネルＭＯＳ（ＮＭＯＳ）、ＰチャネルＭＯＳ（ＰＭＯＳ）、バイポーラＣＭＯＳ（Ｂｉ−ＣＭＯＳ）、バイポーラなどのような、各種のＩＣプロセス技術において製作されるとしてもよい。ハードウェアユニットは、例えば、１３０ナノメータ（ｎｍ）、９０ｎｍ、６５ｎｍ、３５ｎｍなどのように、どのデバイスサイズ技術を用いて製造されてもよい。]
[0084] ここで記述された技術は、Ｔｘ ＤＡＣ、ΣΔ ＤＡＣ、オーディオＤＡＣ、ビデオＤＡＣ、計装ＤＡＣ、ＲｘＡＤＣ、ΣΔ ＡＤＣ、フィルタなどに対して使用されるとしてもよい。ＤＡＣおよびＡＤＣは、Ｐ−ＦＥＴ、Ｎ−ＦＥＴ、バイポーラ接合トランジスタ（ＢＪＴ）、ガリウム砒素トランジスタ、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）などで実装されるとしてもよい。ＤＡＣおよびＡＤＣは、また、アナログＩＣ、デジタルＩＣ、混合信号ＩＣ，無線周波数ＩＣ（ＲＦＩＣ）などのような、様々なタイプのＩＣで製作されるとしてもよい。]
[0085] 以上の開示は、本発明の例示される実施形態を示しており、各種の変更および修正は、添付された請求項によって定義される発明の範囲から外れることなくここで行うことができることは、注意されるべきである。ここで説明された本発明の実施形態に係る方法請求項の機能、ステップ、および／またはアクションは、任意の特定の順序で実行されることを必要としない。さらに、本発明の要素はたとえ単数で説明または主張されていても、単数への制限が明示的に述べられていない限り、複数は熟考される。]

权利要求:

請求項1
入力データを受け取り、前記入力データに基づいてアサートされる複数の第１の信号を提供するための第１の回路と、前記複数の第１の信号を受け取り、複数の回路エレメントを選択するために使用される複数の第２の信号を提供するための第２の回路と、前記入力データの分数のデータ重みを使用して、前記第２の回路に対する制御を生成するための第３の回路とを具備し、前記第２の回路は、前記第３の回路からの前記制御に基づいて、前記複数の第２の信号に対して、前記複数の第１の信号をマッピングする装置。
請求項2
前記分数のデータ重みは、ゼロ以上と前記入力データの値以下の間の値である、請求項１の装置。
請求項3
前記分数のデータ重みは、最も近い整数へ切り上げまたは下げられる、請求項２の装置。
請求項4
前記分数のデータ重みは、前記最も近い整数へ切り上げまたは下げられた前記入力データの２分の１である、請求項３の装置。
請求項5
前記複数の第２の信号は、連続の順序で、前記複数の回路エレメントを選択する、請求項１の装置。
請求項6
前記第１の回路は、前記入力データに基づいていくらかの第１の信号をアサートし、アサートされる第２の信号の数は、アサートされる第１の信号の数と等しい、請求項１の装置。
請求項7
前記第１の回路は、前記入力データについてサーモメータデコーディングを実行するように構成されており、前記複数の第１の信号としてサーモメータデコードされた信号を提供するように構成されている、請求項１の装置。
請求項8
前記第２の回路は、複数のマルチプレクサを含み、それぞれのマルチプレクサは、異なる順序で前記複数の第１の信号を受け取るように構成されており、前記複数の第２の信号のうちの一つを提供するように構成されている、請求項１の装置。
請求項9
前記複数のマルチプレクサは、前記第３の回路からの前記制御を受け取り、前記第２の信号として、前記制御によって決定された量により循環された前記複数の第１の信号を提供するように構成されている、請求項８の装置。
請求項10
前記複数の第１の信号は、前記入力信号の前記分数のデータ重みの値と等しい量によって循環される、請求項９の装置。
請求項11
前記第３の回路は、前記制御の現在値を記憶するレジスタと、前記入力データを受け取り、制御データを提供するためのデータコントローラと、前記データコントローラからの前記制御データおよび前記レジスタからの前記制御の現在値を合計し、前記レジスタに対して前記制御の新しい値を提供する加算器とを含む、請求項１の装置。
請求項12
前記制御データは、前記入力データの前記分数のデータ重みである、請求項１１の装置。
請求項13
前記データコントローラは、前記制御データの丸めを制御するために前記加算器に対してキャリーインを提供し、前記加算器は、前記レジスタに対して前記制御の新しい値を提供するために、前記制御データ、前記制御の現在値、前記キャリーインを合計するように構成されている、請求項１１の装置。
請求項14
前記データコントローラは、所望の丸めモードを示すモード選択信号に基づいて、「０」または前記入力データの第１のビットとしての前記キャリーインを生成するように構成されている第１のロジック装置と、前記入力データの第２のビットとしての前記制御データの第１のビットを生成するように構成されている第２のロジック装置と、前記入力データの第３のビットとしての前記制御データの第２のビットを生成するように構成されている第３のロジック装置と、「０」としての前記制御データの第３のビットを生成するように構成されている第４のロジック装置とを含む、請求項１３の装置。
請求項15
前記第１ないし第４のロジック装置は、複数のマルチプレクサである、請求項１４の装置。
請求項16
入力データを受け取り、前記入力データに基づいてアサートされる複数の第１の信号を提供するための第１の回路と、前記複数の第１の信号を受け取り、複数の回路エレメントを選択するために使用される複数の第２の信号を提供するための第２の回路と、前記入力データの分数のデータ重みを使用して、前記第２の回路に対する制御を生成するための第３の回路とを具備し、前記第２の回路は、前記第３の回路からの前記制御に基づいて、前記複数の第２の信号に対して、前記複数の第１の信号をマッピングする集積回路。
請求項17
前記分数のデータ重みは、ゼロ以上と前記入力データの値以下の間の値であり、最も近い整数へ切り上げまたは下げられる、請求項１６の集積回路。
請求項18
前記第１の回路は、前記入力データについてサーモメータデコーディングを実行するように構成されており、前記複数の第１の信号としてサーモメータデコードされた信号を提供する、請求項１６の集積回路。
請求項19
前記第２の回路は、前記第３の回路から前記制御を受け取り、前記複数の第２の信号として、前記入力データの前記分数のデータ重みの値と等しい量によって循環された、前記複数の第１の信号を提供するための複数のマルチプレクサをさらに具備する、請求項１６の集積回路。
請求項20
前記第３の回路は、前記制御の現在値を記憶するためのレジスタと、前記入力データを受け取り、制御データを提供するためのデータコントローラと、前記データコントローラからの前記制御データと前記レジスタからの前記制御の現在値とを受け取って合計し、前記レジスタに対して前記制御の新しい値を提供するための加算器とを含み、前記制御データは、前記入力データの前記分数のデータ重みである請求項１６の集積回路。
請求項21
前記データコントローラは、さらに、前記制御データの丸めを制御するために、前記加算器にキャリーインを提供するように構成されており、前記加算器は、前記制御データ、前記制御の現在値、および前記キャリーインを合計し、前記レジスタに前記制御の新しい値を提供する、請求項２０の集積回路。
請求項22
入力データに基づいて、複数の第１の信号のうちのゼロ以上をアサートすること、前記入力データの分数のデータ重みを使用して制御を生成すること、前記制御に基づいて、複数の第２の信号に対して前記複数の第１の信号をマッピングすること、前記複数の第２の信号に基づいて、複数の回路エレメントのゼロ以上を選択することを含む方法。
請求項23
最も近い整数に切り上げまたは切り下げられた、ゼロ以上と前記入力データの値以下の間の値としての前記分数のデータ重みを提供することをさらに具備する、請求項２２の方法。
請求項24
前記複数の第１の信号のうちのゼロ以上をアサートすることは、前記入力データのサーモメータデコーディングに基づいて、前記複数の第１の信号のうちのゼロ以上をアサートすることを含む、請求項２２の方法。
請求項25
前記複数の第２の信号に対して前記複数の第１の信号をマッピングすることは、前記複数の第２の信号として、前記入力データの前記分数のデータ重みと等しい量によって循環された、前記複数の第１の信号を提供することを含む、請求項２２の方法。
請求項26
前記制御の新しい値を求めるために、前記入力データの前記分数のデータ重みとともに前記制御の現在値を累積することをさらに具備する、請求項２２の方法。
請求項27
入力データに基づいて、複数の第１の信号のうちのゼロ以上をアサートするための手段と、前記入力データの分数のデータ重みを使用して制御を生成するための手段と、前記制御に基づいて、複数の第２の信号に対して、前記複数の第１の信号をマッピングするための手段と、前記複数の第２の信号に基づいて、複数の回路エレメントのうちのゼロ以上を選択するための手段とを具備する、装置。
請求項28
最も近い整数に切り上げまたは切り下げられた、ゼロ以上と前記入力データの値以下の間の値としての前記分数のデータ重みを提供するための手段をさらに具備する、請求項２７の装置。
請求項29
前記複数の第１の信号のうちのゼロ以上をアサートするための手段は、前記入力データのサーモメータデコーディングに基づいて、前記複数の第１の信号のうちのゼロ以上をアサートするように構成されている、請求項２７の装置。
請求項30
前記複数の第２の信号に対して前記複数の第１の信号をマッピングするための手段は、前記複数の第２の信号として、前記入力データの前記分数のデータ重みと等しい量によって循環された、前記複数の第１の信号を提供するように構成されている、請求項２７の装置。
請求項31
前記制御の新しい値を求めるために、前記入力データの前記分数のデータ重みとともに前記制御の現在値を累積するための手段をさらに具備する、請求項２７の装置。
請求項32
デジタル入力データをアナログ出力データに変換するためのデジタル−アナログ変換機（ＤＡＣ）において、前記アナログ出力信号を生成するように構成されている、等しいサイズの第１の複数の回路エレメントと、前記デジタル入力データの少なくとも第１の部分を受け取り、複数の第１の信号を提供するための第１のサーモメータデコーダと、前記複数の第１の信号を受け取り、前記第１の複数の回路エレメントを選択するための複数の第２の信号を提供するための第１のダイナミックエレメントマッチング（ＤＥＭ）部とを具備し、前記第１のＤＥＭ部は、前記デジタル入力データの前記少なくとも第１の部分の分数のデータ重みに基づいて、前記複数の第２の信号に対して、前記複数の第１の信号をマッピングする、ＤＡＣ。
請求項33
前記第１のＤＥＭ部は、それぞれが異なる順序で前記複数の第１の信号を受け取るように構成されており、前記複数の第２の信号のうちの一つを提供するように構成されている複数のマルチプレクサと、前記デジタル入力データの前記少なくとも第１の部分の前記分数のデータ重みに基づいて、前記複数のマルチプレクサに対する制御を生成するための制御回路とを含む、請求項３２のＤＡＣ。
請求項34
前記制御回路は、前記制御の新しい値を求めるために、前記制御の現在値とともに前記デジタル入力データの前記少なくとも第１の部分の前記分数のデータ重みを累積する、請求項３３のＤＡＣ。
請求項35
前記第１の複数の回路エレメントは、均等量の電流を提供するための複数の電流源を含む、請求項３２のＤＡＣ。
請求項36
前記第１の複数の回路エレメントは等しいサイズの複数のキャパシタを含む、請求項３２のＤＡＣ。
請求項37
前記アナログ出力信号を生成するように構成されている、等しいサイズの第２の複数の回路エレメントと、前記デジタル入力データの第２の部分を受け取り、前記第２の複数の回路エレメントを選択するために使用される複数の第３の信号を提供するための第２のサーモメータデコーダとをさらに具備し、前記デジタル入力データの前記第１および第２の部分は重複がなく、それぞれ前記デジタル入力データの少なくとも１ビットを含む、請求項３２のＤＡＣ。
請求項38
前記第２の複数の回路エレメントは等しい量の電流を提供するための複数の電流源を含む、請求項３７のＤＡＣ。
請求項39
前記第２の複数の回路エレメントは等しいサイズの複数のキャパシタを含む、請求項３７のＤＡＣ。
請求項40
前記アナログ出力信号を生成するように構成されている、等しいサイズの第２の複数の回路エレメントと、前記デジタル入力データの第２の部分を受け取り、複数の第３の信号を提供するための第２のサーモメータデコーダと、前記複数の第３の信号を受け取り、前記第２の複数の回路エレメントを選択するために使用される複数の第４の信号を提供するための第２のＤＥＭ部とをさらに具備し、前記デジタル入力データの前記第１および第２の部分は重複せず、それぞれ前記デジタル入力データの少なくとも１ビットを含み、前記第２のＤＥＭ部は前記デジタル入力データの前記第２の部分の分数のデータ重みに基づいて前記複数の第４の信号に対して前記複数の第３の信号をマップするように構成される、請求項３２のＤＡＣ。
請求項41
前記第２のＤＥＭは、それぞれが、異なる順序で前記複数の第３の信号を受け取り、前記複数の第４の信号のうちの一つを提供するように構成されている複数のマルチプレクサと、前記デジタル入力データの前記第２の部分の前記分数のデータ重みに基づいて、前記複数のマルチプレクサに対する制御を生成するための制御回路とを含む、請求項４０のＤＡＣ。
請求項42
前記制御回路は、前記制御の新しい値を求めるために、前記制御の現在値とともに前記デジタル入力データの前記第２の部分の前記分数のデータ重みを累積する、請求項４１のＤＡＣ。
請求項43
前記第２の複数の回路エレメントは等しい量の電流を提供する複数の電流源を含む、請求項４０のＤＡＣ。
請求項44
前記第２の複数の回路エレメントは複数の等しいサイズのキャパシタを含む、請求項４０のＤＡＣ。
請求項45
前記第１および第２の複数の回路エレメントを含み、前記アナログ出力信号を生成するように構成されている回路エレメント配列と、前記複数の第２または第４の信号のうちの一つに基づいて、前記回路エレメント配列の列を選択するために使用される複数の第５の信号を生成するための列デコーダと、前記複数の第２または第４の信号のうちの他のものに基づいて、前記回路エレメント配列の行を選択するために使用される複数の第６の信号を生成するための行デコーダとをさらに具備する、請求項４０のＤＡＣ。